Navegando por Autor "Avelino, Adelino Afonso Fernandes"
Agora exibindo 1 - 3 de 3
- Resultados por página
- Opções de Ordenação
TCC Ez frete: Sistema de gerenciamento para contratação de serviços de transporte de cargas(Universidade Federal do Rio Grande do Norte, 2020-12-18) Julião, Adryel Vicente da Silva; Gomes Neto, Severino Paulo; Rodrigues, Taniro Chacon; Avelino, Adelino Afonso Fernandes; Silva , Eduardo Alexandre FerreiraEste trabalho apresenta o EZ Frete, uma plataforma capaz de buscar caminhoneiros autônomos para a contratação de serviços de transporte de cargas. A plataforma consiste em interações em tempo real, utilizando o protocolo websocket, aliado a interfaces simples e fáceis de manusear, a fim de melhorar a usabilidade dos usuários. O EZ Frete é composto por um aplicativo e um website, sendo que o APP é voltado para os profissionais e o website para quem procura o transporte ideal para sua mercadoria. Adotou-se a metodologia de desenvolvimento iterativo e incremental, modelagem UML (Unified Modeling Language) e padrão arquitetural MVC (Model, View, Controller). Para atingir os resultados das interações em tempo real entre as aplicações, cenários que se aproximam de histórias de usuários foram criados, descrevendo assim, as principais funcionalidades da plataforma. Os resultados apresentados indicam que a EZ Frete contemplou com êxito o conjunto de requisitos priorizados para o desenvolvimento.Dissertação SDNoC 42: modelo de SDNoC baseada em otimização de caminhos mínimos(Universidade Federal do Rio Grande do Norte, 2023-09-29) Avelino, Adelino Afonso Fernandes; Kreutz, Márcio Eduardo; http://lattes.cnpq.br/6374279398246756; http://lattes.cnpq.br/2391652420578725; Brito, Alisson Vasconcelos de; Pereira, Mônica Magalhães; http://lattes.cnpq.br/5777010848661813Neste trabalho, desenvolvemos uma nova arquitetura de redes-em-chip com base nos conceitos de redes definidas por software. Esta arquitetura se mostrou robusta e capaz de melhorar o roteamento em uma rede-em-chip. A implementação consiste em um modelo de arquitetura rede-em-chip definida por software, explorando o paralelismo de mecanismos de controle usando o algoritmo de Dijkstra para encontrar o melhor caminho no roteamento de pacotes entre switches. A abordagem propõe uma melhoria significativa na latência de comunicação, reduzindo o tempo de espera dos pacotes na fila dos controladores e explorando o potencial topológico da rede através do protocolo OpenFlow. Os resultados obtidos são promissores, uma vez que o uso do algoritmo Dijkstra e o aumento do número de núcleos permitem otimizar a latência da comunicação em 100% dos casos em relação ao algoritmo XY.TCC VDLAB: abordagem baseada em gêmeos digitais para laboratório virtual de sistemas embarcados(Universidade Federal do Rio Grande do Norte, 2022-02-16) Silva, Jodeilson Weslley da; Oliveira, Josenalde Barbosa de; https://orcid.org/0000-0001-8297-9678; http://lattes.cnpq.br/0503501772199456; http://lattes.cnpq.br/7380168866774595; Avelino, Adelino Afonso Fernandes; http://lattes.cnpq.br/2391652420578725; Teixeira, Leonardo Rodrigues de Lima; http://lattes.cnpq.br/8435923730992064Este trabalho trata do desenvolvimento do projeto de software VDLAB (Virtual Digital Laboratory) buscando obter um produto no qual permitirá a programação e aprendizado das placas Field-Programmable Gate Array (FPGA) ou placas com matriz de portas pro- gramáveis, com foco na utilização de comandos virtuais aplicados as placas da TERASIC modelo DE2 e DE-115, de forma que, o usuário do sistema, possa configurar todo um ambiente na linguagem ‘.vhdl‘ ou por diagramas ‘.bdf’ nas plataformas de desenvolvimento oficiais da Intel(QUARTUS II), de maneira que, ao efetuar o upload do arquivo progra- mável ‘.sof’ o sistema irá programar uma placa que está habitada em um laboratório e controlada remotamente pelo servidor da aplicação, e propondo assim, um retorno visual do funcionamento da placa, juntamente com um painel de controle virtual no qual o usuário pode efetuar diversos comandos e acompanhar o desenvolvimento e funcionamento dos seus programas na placa FPGA.