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AccNoSys: uma arquitetura adaptativa aceleradora com Interconexão baseada em rede em chip
(2016-01-22) Cruz, Marcos Oliveira da; Pereira, Mônica Magalhães; ; ; Kreutz, Marcio Eduardo; ; Silva, Ivan Saraiva; ; Araújo, Silvio Roberto Fernandes de;
A evolução dos processadores tem sido marcada pela crescente demanda por desempenho para atender as aplicações cada vez maiores e mais complexas. Juntamente com essa necessidade de desempenho, a heterogeneidade das aplicações exige também uma grande flexibilidade dos processadores. Os processadores convencionais são capazes de fornecer desempenho ou flexibilidade, mas sempre privilegiando um desses aspectos em detrimento do outro. Arquiteturas adaptativas aceleradoras de granularidade grossa têm sido propostas como uma solução capaz de oferecer, ao mesmo tempo, flexibilidade e desempenho. No entanto, um dos principais desafios desse tipo de arquitetura é o mapeamento de aplicações que é um problema NP-Completo. Dentre os fatores que contribuem para essa complexidade está o modelo de interconexão utilizado, que normalmente, se baseia em crossbar ou algum modelo próximo ao crossbar. Técnicas de exploração de paralelismo, como software pipelining, também são usadas para atingir melhor desempenho. Essas técnicas aumentam ainda mais a complexidade dos algoritmos de mapeamento. Este trabalho apresenta uma arquitetura adaptativa que utiliza um mecanismo de comunicação baseado em envio de pacotes para interconectar unidades funcionais. A arquitetura combinada com o modelo de interconexão é capaz de explorar paralelismo em dois níveis, a saber, ILP (incluindo técnicas de software pipeline) e TLP. O mapeamento das aplicações deve ser efetuado em tempo de compilação utilizando um algoritmo desenvolvido para a arquitetura de complexidade O(1). A arquitetura foi implementada em SystemC e a execução de diversas aplicações foi simulada, explorando tanto ILP quanto TLP. As simulações obtiveram, em média, 41% de ganho de desempenho em comparação com um processador RISC de 8 estágios de pipeline. Os resultados obtidos nas simulações confirmam que é possível explorar o paralelismo inerente das aplicações. Além disso a partir da escolha do modelo de mapeamento (como exploração de threads, ou de paralelismo no nível de instruções, laços, etc) é possível obter diferentes resultados através da adaptação da arquitetura a aplicação.
Autonomic hardware manager: uma arquitetura de hardware autonômico usando a solução de repositório ativo de componentes
(Universidade Federal do Rio Grande do Norte, 2015-05-29) Melo, Júlio César Paulino de; Leite, Luiz Eduardo Cunha; ; http://lattes.cnpq.br/4080017602605582; ; http://lattes.cnpq.br/2930421117873633; Brito, Alisson Vasconcelos de; ; http://lattes.cnpq.br/6321676636193625; Melcher, Elmar Uwe Kurt; ; http://lattes.cnpq.br/2995510206880397; Oliveira, José Alberto Nicolau de; ; http://lattes.cnpq.br/2871134011057075; Pereira, Mônica Magalhães; ; http://lattes.cnpq.br/5777010848661813
Esta Tese tem como objetivo desenvolver e implementar uma arquitetura para suporte a sistemas de Hardware Autonômicos, capaz de gerenciar o hardware em operação em dispositivos reconfiguráveis. A arquitetura proposta implementa mecanismos para manipulação, geração e comunicação de arquiteturas de hardware, usando a metodologia de Repositório Ativo orientado a Contexto. A solução consiste no desenvolvimento de uma arquitetura de Hardware-Software denominada Autonomic Hardware Manager, que contém um Repositório Ativo de Componentes de Hardware. Usando o repositório, a arquitetura se encarregará de gerenciar os sistemas embarcados conectados durante sua operação, possibilitando a implementação de características autonômicas como auto-gerenciamento, autootimização, auto-descrição e auto-configuração. A arquitetura proposta contempla também um metamodelo para representação do Contexto de Operação de sistemas de hardware. Esse metamodelo servirá de base para o desenvolvimento dos módulos de sensibilidade ao contexto, previstos na arquitetura do repositório ativo. Para fins de demonstração do funcionamento da arquitetura proposta, experimentos foram realizados com vistas a comprovar as hipóteses de pesquisa e alcançar cada objetivo desta tese. Três experimentos foram planejados e executados: o Hardware Reconfigurable Filter, que consiste em uma aplicação que implementa Filtro Digitais através de hardware reconfigurável; o Autonomic Image Segmentation Filter, que apresenta o projeto e implementação de uma aplicação autonômica de segmentação de processamento de imagens; por fim, o Autonomic Auto Pilot aplicação que consiste de um piloto automático para veículos aéreos não tripulados. Neste trabalho, a arquitetura das aplicações foi organizada em módulos, de acordo com as suas funcionalidades. Alguns destes módulos foram reimplementados em HDL e sintetizados em hardware. Outros módulos foram mantidos em software. Em seguida, a aplicações são integradas com o repositório AHM para possibilitar a sua adaptação aos diferentes contextos de operação, tornando-as autonômicas.
Avaliação de técnicas de pré-processamento e classificação de imagens hiperespectrais
(Universidade Federal do Rio Grande do Norte, 2025-01-15) Mendonça, João Vítor Fonseca de; Kreutz, Márcio Eduardo; Maia, Silvia Maria Diniz Monteiro; Pereira, Mônica Magalhães
Este trabalho investiga o impacto do pré-processamento e a eficácia de modelos de apren- dizado de máquina e profundo na classificação de imagens hiperespectrais, utilizando conjuntos de dados como Indian Pines, Salinas e Pavia. Foram avaliados algoritmos tradi- cionais, como Random Forest (RF), k-NN, e redes neurais convolucionais (CNN), com pré- processamento envolvendo normalização MinMaxScaler e segmentação SLIC para integrar informações espectrais e espaciais. Os resultados demonstram que técnicas de aprendizado de máquina mais simples, como o RF, alcançaram desempenho comparável ao das CNNs em diversos cenários, destacando seu custo-benefício e eficiência computacional. Enquanto as CNNs se mostraram robustas e precisas, o RF emergiu como uma alternativa viável, especialmente em contextos com limitações de recursos ou dados. O estudo reforça a importância de considerar o equilíbrio entre complexidade e desempenho na escolha de técnicas para classificação de imagens hiperespectrais.
Desenvolvimento e avaliação de um software para apoiar experimentos com sistemas interativos baseados em interface cérebro-computador
(Universidade Federal do Rio Grande do Norte, 2024-05-29) Lima, Franklin Matheus da Costa; Miranda, Leonardo Cunha de; https://orcid.org/0000-0003-1929-9391; http://lattes.cnpq.br/9064196799520278; https://orcid.org/0000-0002-8420-4865; http://lattes.cnpq.br/6918604953651306; Carvalho, Bruno Motta de; Pereira, Mônica Magalhães; Reis, Júlio César dos; Pereira, Roberto
As Interfaces Cérebro-Computador (BCIs, do inglês Brain-Computer Interfaces), que proporcionam uma interação com o computador através das atividades cerebrais do usuário, vêm, nos últimos anos, ganhando cada vez mais espaço devido ao avanço tecnológico que vivemos. No contexto das BCIs, a eletroencefalografia (EEG) é um dos métodos utilizados para realizar a leitura das atividades cerebrais, e dentre os dispositivos que costumam ser utilizados neste processo, podemos destacar o headset MindWave da NeuroSky. Nesta dissertação, um Software foi desenvolvido para auxiliar pesquisadores no desenvolvimento de estudos relacionados à área de BCI, especificamente, àqueles que fazem uso do MindWave. Este trabalho descreve, em detalhes, todo o contexto de utilização do Software e a documentação necessária para entender o seu funcionamento. As ferramentas presentes no Software são comentadas e todas as suas funcionalidades são apresentadas, visando expor todas as possibilidades que podem ser atingidas ao utilizar o Software desenvolvido. Por fim, o Software é avaliado através de um estudo piloto, que buscou verificar o seu funcionamento num cenário de pesquisa de BCI.
Detecção de faltas internas em SCIG utilizando sistemas inteligentes
(Universidade Federal do Rio Grande do Norte, 2022-01-31) Salles, Anderson Egberto Cavalcante; Kreutz, Marcio Eduardo; Barros, Luciano Sales; http://lattes.cnpq.br/6374279398246756; http://lattes.cnpq.br/1310923932243394; Maciel, Álvaro de Medeiros; Canuto, Anne Magaly de Paula; http://lattes.cnpq.br/1357887401899097; Silva, Ivanovitch Medeiros Dantas da; https://orcid.org/0000-0002-0116-6489; http://lattes.cnpq.br/3608440944832201; Pereira, Mônica Magalhães; http://lattes.cnpq.br/5777010848661813
As Máquinas elétricas, eventualmente, vão apresentar alguma falha e dentro das possibilidades que podem ocorrer, as falhas nas bobinas do estator põem em risco a sua correta operação. Estas faltas podem evoluir rapidamente, danificando de forma irreversível a bobina e causando prejuízos econômicos. Na literatura diferentes caminhos para solucionar o problema já foram implementados como: utilização de lógica fuzzy, modelos de predição, análise de assinatura de corrente, entre outros. Este trabalho consiste na implementação e avaliação de sistemas inteligentes para detecção das faltas no estator do tipo espira-espira e espira-terra da máquina de indução com rotor em gaiola operando como gerador eólico. Para tanto, é proposta a implementação de dois modelos de aprendizado de máquina, uma rede neural artificial e uma rede neural convolucional, com o propósito de aprenderem as características das correntes elétricas do estator e diferenciar uma máquina saudável de uma danificada. Os sistemas são treinados com dados artificiais provenientes de simulações e estas se baseiam em modelos dos componentes principais de um sistema de geração eólico como: sistemas de controle, chave de comando de acionamento, modelo mecânico da turbina e modelo elétrico do gerador com as faltas. Todas as faltas avaliadas têm fração menor ou igual a 10% dos enrolamentos danificados. Para análise dos resultados foi utilizado o método k-fold, sendo observado um melhor desempenho das redes convolucionais em comparação com as redes neurais artificiais da ordem de 15,95 pontos percentuais.
Exploração de espaço de projeto para geração de redes em chip de topologias irregulares otimizadas: a rede UTNoC
(2016-12-08) Mesquita, Jonathan Wanderley de; Kreutz, Márcio Eduardo; ; http://lattes.cnpq.br/6374279398246756; ; http://lattes.cnpq.br/2791408994392672; Pereira, Mônica Magalhães; ; http://lattes.cnpq.br/5777010848661813; Zeferino, Cesar Albenes; ; http://lattes.cnpq.br/9888386354516064
Durante o projeto de arquiteturas multiprocessadas, a etapa de exploração do espaço de projeto pode ser auxiliada por ferramentas que aceleram o processo. O projeto de uma arquitetura com comunicação baseada em rede-em-chip, usualmente considera topologias regulares, e de caráter genérico, desconsiderando uma eventual irregularidade no padrão de comunicação entre os elementos interligados. Projetos heterogêneos necessitam de soluções de comunicação ad-hoc, onde a exploração manual do espaço de projeto se torna inviável, dada a sua complexidade. O presente trabalho propõe uma rede em chip de topologia irregular, capaz de ter bons desempenhos (próximo ao desempenho de uma rede conectada segundo o grafo da aplicação), por meio de um processo de comunicação baseado em tabelas de roteamento. Também, uma ferramenta de exploração em alto nível utilizando Algoritmo Genético, capaz de encontrar redes UTNoCs com número reduzido de conexões, e auxiliando em decisões de projetos destas redes. Resultados obtidos corroboram o trabalho, obtendo redes UTNoCs com desempenhos próximos aos de redes conectadas segundo os grafos de suas aplicações, e com redução no número de conexões de até 54%, representando uma redução significativa de área e consumo de energia.
FRiDA: uma ferramenta de predição para rápida exploração do espaço de projeto de processadores combinados com aceleradores reconfiguráveis
(Universidade Federal do Rio Grande do Norte, 2021-02-05) Lopes, Alba Sandyra Bezerra; Pereira, Mônica Magalhães; Canuto, Anne Magaly de Paula; ; http://lattes.cnpq.br/1357887401899097; ; http://lattes.cnpq.br/5777010848661813; ; http://lattes.cnpq.br/2530210583057739; Beck Filho, Antônio Carlos Schneider; ; http://lattes.cnpq.br/5446996798632062; Kreutz, Márcio Eduardo; ; http://lattes.cnpq.br/6374279398246756; Araújo, Silvio Roberto Fernandes de; ; http://lattes.cnpq.br/5111916887378777
A cada ano aumenta-se a demanda por recursos computacionais das aplicações que executam em sistemas embarcados. Para atender a essa demanda, os projetos desses sistemas combinam componentes diversificados, resultando em plataformas heterogêneas que buscam balancear o poder de processamento com o consumo de energia. Os aceleradores reconfiguráveis se apresentam como uma alternativa cada vez mais frequente para atender a essas demandas. Entretanto, uma questão chave no projeto de aceleradores reconfiguráveis (RAs) acoplados a processadores de propósito geral (GPPs) é quais componentes combinar para atender ao desempenho esperado ao custo de área e potência adicionais. Realizar uma vasta exploração do espaço de projeto permite mensurar previamente o custo dessas plataformas antes da fase de fabricação. Entretanto a quantidade de possibilidades de soluções a serem avaliadas cresce de maneira exponencial e avaliar todas as soluções e ainda atender ao time-to-market é uma tarefa inviável. Neste trabalho, é apresentada FRiDA (do inglês Predictive tool for Fast DSE of Processors combined with Reconfigurable Accelerators), uma ferramenta de predição para acelerar a exploração de espaço de projeto de sistemas que usam aceleradores reconfiguráveis. A ferramenta proposta utiliza aprendizado de máquina e através da simulação de um subconjunto do espaço de projeto em um simulador de alto nível, modelos de regressão são treinados para predizer os custos de novas configurações arquiteturais não simuladas. Diferentes modelos de regressão foram considerados para serem usados por FRiDA, e os modelos baseados em comitês de regressores, em particular o modelo Gradient Boosting, apresentaram os melhores custo-benefícios quando considerados aspectos como acurácia e taxa de predições por segundo. No estudo de caso utilizado para validação da ferramenta, foi possível alcançar taxas de erro de predição abaixo de 3,5% quando os resultados foram comparados a um simulador de alto nível, e realizar mais de 6.000 predições por segundo, sendo possível percorrer o espaço de projeto investigado que continha mais de 100.000 configurações arquiteturais em menos de 30 segundos. FRiDA possibilita ainda que o projetista defina quais aspectos do projeto deseja otimizar, além de permitir a inclusão de novos aspectos. E assim, permite explorar milhares de configurações arquiteturais e encontrar soluções de alta eficiência com uma baixa taxa de erro de predição. FRiDA permite ainda acoplar uma heurística multiobjetiva, e entrega rapidamente ao projetista soluções que satisfaçam a um ou a múltiplos aspectos conflitantes do projeto.
Geração automática de hardware concorrente verificado
(Universidade Federal do Rio Grande do Norte, 2022-07-26) Silva, Luciano Alexandre de Farias; Oliveira, Marcel Vinicius Medeiros; http://lattes.cnpq.br/1756952696097255; https://orcid.org/0000-0002-4370-5110; http://lattes.cnpq.br/9926812031162945; Lyoda, Juliano Manabu; Pereira, Mônica Magalhães; http://lattes.cnpq.br/5777010848661813
A complexidade de desenvolvimento e análise é inerente a sistemas de modo geral, principalmente a sistemas concorrentes. Quando trabalhamos com sistemas críticos isso se torna bem mais evidente, pois uma inconsistência geralmente está associado a um alto custo. Assim, o quanto antes conseguimos identificar uma inconsistência no projeto de um sistema e removê-la, menor será seu custo. Por este motivo, é comum a utilização das mais variadas estratégias para diminuir a dificuldade e os problemas enfrentados neste processo. Uma dessas estratégias é a utilização de métodos formais, que podem utilizar álgebra de processos para especificação e análise de sistemas concorrentes, melhorando a compreensão do projeto e possibilitando a identificação de possíveis inconsistências ainda nas etapas iniciais do projeto, garantindo a precisão e correção do sistema especificado. Este trabalho apresenta uma ferramenta para tradução automática dos principais operadores da álgebra de processo csp para a linguagem de descrição de hardware vhdl. csp é uma linguagem que nos permite realizar uma descrição formal de um sistema concorrente. vhdl é uma linguagem de descrição de hardware que pode ser compilado em uma placa de fpga. Nossa ferramenta para geração automática de harware é validada por um estudo de caso de um sistema inteligente para controle de elevadores. Apresentamos sua especificação formal em csp e em seguida sua tradução para um código vhdl, gerado pela nossa ferramenta, o qual sintetizamos em uma placa de fpga.
Heterogeneidade em sistemas de descoberta: survey e uma solução descentralizada para descoberta integrada
(Universidade Federal do Rio Grande do Norte, 2022-05-30) Brizolara, Paulo Leonardo Souza; Miranda, Leonardo Cunha de; https://orcid.org/0000-0003-1929-9391; http://lattes.cnpq.br/9064196799520278; http://lattes.cnpq.br/1845535258082277; Cavalcante, Everton Ranielly de Sousa; https://orcid.org/0000-0002-2475-5075; http://lattes.cnpq.br/5065548216266121; Reis, Júlio César dos; Pereira, Mônica Magalhães
Em sistemas distribuídos, o primeiro passo para estabelecer uma comunicação com um outro dispositivo é saber o seu endereço, isto é, localizá-lo. Para localizar serviços ou recursos de forma automatizada, sistemas de descoberta tem sido aplicados a ambientes e contextos de uso diversos, desde redes de sensores sem fio e sistemas peer-to-peer, até clusters de alto processamento e sistemas em nuvem. A grande diversidade entre os contextos de uso e necessidades das aplicações, tem levado ao desenvolvimento de protocolos de descoberta especializados, frequentemente incompatíveis entre si. Essa incompatibilidade impede a descoberta através de ambientes ou protocolos heterogêneos, restringindo os serviços acessíveis a determinado dispositivo. Para lidar com essas limitações, é preciso, portanto, prover soluções de descoberta que integrem ambientes e protocolos de descoberta heterogêneos. Isso requer, por sua vez, entender: em quais aspectos variam esses ambientes e protocolos e também quais os aspectos existem em comum entre eles. Para solucionar essa questão, este trabalho apresenta uma revisão de estudos secundários da literatura que tratam da descoberta de serviços e descoberta de recursos através de diferentes ambientes, i.e. um estudo terciário sobre o tema. Com base nesta revisão, foi desenvolvida uma solução para descoberta integrada de serviços através de ambientes e protocolos de descoberta heterogêneos. Uma prova de conceito dessa solução foi implementada, junto com dois mecanismos de descoberta: um voltado para a descoberta em redes locais e outro para descoberta descentralizada através da Internet. Para avaliar a viabilidade da solução e analisar como esses mecanismos interagem entre si, foi realizado um experimento controlado, em um ambiente de redes virtuais. Embora limitações e desafios ainda permaneçam, este trabalho pode contribuir para o entendimento dos sistemas de descoberta, no que tem de comum e nos seus pontos de variação, e avançar na direção de uma “descoberta universal” de serviços, que permita a construção de novos gêneros de aplicações.
Implementação da técnica de software pipelining na rede em chip IPNoSyS
(Universidade Federal do Rio Grande do Norte, 2014-02-21) Medeiros, Aparecida Lopes de; Kreutz, Márcio Eduardo; ; http://lattes.cnpq.br/6374279398246756; ; http://lattes.cnpq.br/0498541252748544; Corrêa, Edgard de Faria; ; http://lattes.cnpq.br/1929225348911990; Pereira, Mônica Magalhães; ; http://lattes.cnpq.br/5777010848661813; Brito, Alisson Vasconcelos de; ; http://lattes.cnpq.br/6321676636193625
Com os avanços tecnológicos os sistemas embarcados estão cada vez mais presentes em nosso cotidiano. Devido a crescente demanda por funcionalidades, as funções são distribuídas entre os processadores, demandando arquiteturas de comunicação mais eficientes, como as redes em chip (Network-on-Chip - NoC). As NoCs são estruturas que possuem roteadores com canais ponto-a-ponto que interconectam os cores do SoC (System-on-Chip), provendo comunicação. Existem diversas redes em chip na literatura, cada uma com suas características específicas. Dentre essas, para este trabalho foi a escolhida a IPNoSyS (Integrated Processing NoC System) por ser uma rede em chip com características diferenciadas em relação às NoCs em geral, pois seus componentes de roteamento acumulam também a função de processamento, ou seja, possuem unidades funcionais capazes de executar instruções. Com esse novo modelo, pacotes são processados e roteados pela arquitetura do roteador. Este trabalho visa melhorar o desempenho das aplicações que possuem repetição, pois essas aplicações gastam um tempo maior na sua execução, o que se dá pela repetida execução de suas instruções. Assim, este trabalho propõe otimizar o tempo de execução dessas estruturas, através do emprego de uma técnica de paralelismo em nível de instruções, visando melhor aproveitar os recursos oferecidos pela arquitetura. As aplicações são testadas em um simulador dedicado, e seus resultados comparados com a versão original da arquitetura, a qual provê paralelismo apenas em nível de pacotes
Investigating fuzzy methods for multilingual speaker identification
(Universidade Federal do Rio Grande do Norte, 2020-08-27) Lima, Thales Aguiar de; Abreu, Marjory Cristiany da Costa; ; ; Santin, Altair Olivo; ; Pereira, Mônica Magalhães;
Speech is a crucial ability for humans to interact and communicate. Speech-based technologies are becoming more popular with speech interfaces, real-time translation, and budget healthcare diagnosis. Besides, the use of voice for system identification is an important and relevant topic. There are several ways of doing it, but most are dependent on the language the user speaks. However, if the idea is to create an all inclusive and reliable system that uses speech as its input, we must take into account that people can and will speak different languages and accents. This research evaluates closed-set text-independent speaker identification systems on a multilingual setup, including both fuzzy and crisp models. Our experiments are performed using three widely spoken languages which are Portuguese, English, and Chinese. Then, we extracted 13-MFCCs, along with log-Energy and its respective delta and delta-delta from signals to use as our feature vector. We adopted four classifiers: Fuzzy C-Means, Fuzzy k-Nearest Neighbours, k-Nearest Neighbours, and Support Vector Machines. Initial tests indicated the systems have certain robustness on multiple languages. Where results with more languages decreases our accuracy; however our investigation suggests these impacts are from number of classes.
IPNoSys III: o paradigma de redes definidas por software aplicado ao controle de um multiprocessador com modelo de execução não convencional
(Universidade Federal do Rio Grande do Norte, 2021-01-26) Nunes, Dênis Freire Lopes; Kreutz, Márcio Eduardo; Araújo, Silvio Roberto Fernandes de; ; http://lattes.cnpq.br/5111916887378777; ; http://lattes.cnpq.br/6374279398246756; ; http://lattes.cnpq.br/9665289899427240; Pereira, Mônica Magalhães; ; http://lattes.cnpq.br/5777010848661813; Silva, Gustavo Girão Barreto da; ; http://lattes.cnpq.br/9491033611706611; Brito, Alisson Vasconcelos de; ; http://lattes.cnpq.br/6321676636193625; Zeferino, César Albenes; ; http://lattes.cnpq.br/9888386354516064
A utilização de Redes-em-Chip (Networks-on-Chip - NoCs) na infraestrutura de comunicação de sistemas multiprocessados (Multiprocessors System-on-Chip – MPSoCs) tem se tornado um padrão devido a sua escalabilidade e suporte a comunicações em paralelo. Essas arquiteturas possibilitam a execução de aplicações formadas por diferentes tarefas que se comunicam entre si, e o suporte a essa comunicação tem um papel fundamental no desempenho do sistema. A IPNoSys (Integrated Processing NoC System) é uma arquitetura não convencional, com modelo de execução próprio, desenvolvida para explorar essa estrutura de comunicação da NoC como um sistema de processamento de alto desempenho. No cenário de redes de computadores convencionais, houve uma convergência para a utilização do paradigma das Redes Definidas por Software (Software-Defined Network - SDN), em que o controle da rede é delegado a um componente central que possui uma visão geral da rede e, por ser programável, pode alterar a configuração da rede para se adaptar às especificidades da aplicação ou às necessidades do programador. Nesse sentido, alguns trabalhos propõem a utilização do paradigma SDN em NoCs com o objetivo de criar arquiteturas mais flexíveis. Dessa forma, as SDNoCs surgem com uma infraestrutura de comunicação mais simples, mas conectada a um controlador programável que gerencia o funcionamento da rede. Este trabalho tem por objetivo apresentar uma arquitetura baseada no modelo de execução IPNoSys, porém utilizando-se de conceitos de SDN para prover o controle da rede. A IPNoSys III é uma NoC com topologia de malha 2D, que contém em cada nó uma unidade de comunicação e quatro núcleos de processamento, com acesso à memória, que executam pacotes no formato IPNoSys. Um controlador SDN, conectado a todos os nós, tem uma visão geral e gerencia a rede para executar o algoritmo de roteamento e mapear tarefas de acordo com os objetivos de desempenho. Como prova de conceito, foi desenvolvido um ambiente de programação e simulação para esta arquitetura em SystemC, e as avaliações realizadas mostram o funcionamento e os benefícios obtidos através da utilização de um controlador SDN. Os resultados mostraram que a IPNoSys III obteve um desempenho de até 26,45% melhor em tempo de execução, quando comparada com outros MPSoCs conhecidos na literatura.
Mecanismo de tolerância a falhas através de escalonamento para uma arquitetura reconfigurável de grão grosso
(Universidade Federal do Rio Grande do Norte, 2015-03-16) Santos, Eliselma Vieira dos; Pereira, Mônica Magalhães; ; http://lattes.cnpq.br/5777010848661813; ; http://lattes.cnpq.br/6791251960479482; Carvalho, Bruno Motta de; ; http://lattes.cnpq.br/0330924133337698; Silva, Ivan Saraiva; ; http://lattes.cnpq.br/1844463012703650
A evolução contínua da tecnologia de circuitos integrados tem permitido integrar milhares de transistores em uma única pastilha de silício. Devido à miniaturização desta tecnologia, a redução do diâmetro do fio e do transistor os tornaram mais frágeis e suscetíveis a quebras, tornando o circuito mais susceptível a falhas permanentes tanto durante o processo de fabricação quanto durante seu tempo de vida útil. As arquiteturas reconfiguráveis de grão grosso, também chamadas de CGRAs (Coarse Grained Reconfigurable Architectures), têm sido utilizadas como uma alternativa às arquiteturas tradicionais para tentar tolerar essas falhas, devido à sua intrínseca redundância de hardware e ao alto desempenho obtido por essas arquiteturas. Essa dissertação propõe um mecanismo de tolerância a falhas numa CGRA com o objetivo de aumentar a tolerância da arquitetura mesmo considerando uma alta taxa de falhas. O mecanismo proposto foi adicionado ao escalonador da CGRA, que consiste no mecanismo responsável pelo mapeamento das instruções na arquitetura. O mapeamento das instruções ocorre em tempo de execução, traduzindo o código binário sem a necessidade de recompilação. Além disso, para permitir a aceleração da aplicação, o mapeamento é realizado através de um algoritmo guloso que faz uso do modulo scheduling, que consiste em uma técnica em software pipeline para aceleração de laços. Os resultados obtidos a partir de simulações de injeção de falhas e de execução do escalonador demonstram que, mesmo com o mecanismo de tolerância a falhas proposto, o tempo de mapeamento das instruções se mantém na ordem de microssegundos. Esse resultado permite que o mapeamento das instruções continue sendo realizado em tempo de execução. Além disso, também foi realizado um estudo de taxa de mapeamento do escalonador. Os resultados demonstram que, mesmo com taxas acima de 50% de falhas em unidades funcionas e componentes de interconexão, o escalonador conseguiu mapear instruções na arquitetura em parte das aplicações testadas.
Metodologia para adaptação de microarquiteturas microprogramadas soft-core à uma ISA padrão: estudo do impacto sobre a complexidade de hardware para o padrão MIPS
(Universidade Federal do Rio Grande do Norte, 2013-07-11) Casillo, Leonardo Augusto; Silva, Ivan Saraiva; ; http://buscatextual.cnpq.br/buscatextual/visualizacv.do?id=K4780113E2; ; http://lattes.cnpq.br/0989177039598049; Bedregal, Benjamin René Callejas; ; http://buscatextual.cnpq.br/buscatextual/visualizacv.do?id=K4781417E7; Lopes, Danniel Cavalvante; ; Ramos, Karla Darlene Nepomuceno; ; http://lattes.cnpq.br/2751239628595747; Pereira, Mônica Magalhães; ; http://lattes.cnpq.br/5777010848661813
No meio acadêmico, é comum a criação de processadores denominados didáticos, voltados para práticas de disciplinas de hardware na área de Computação e que podem ser utilizados como plataformas em disciplinas de softwares, sistemas operacionais e compiladores. Muitas vezes, tais processadores são descritos sem uma ISA padrão, o que exige a criação de compiladores e outros softwares básicos para prover a interface hardware/software dificultando sua integração com outros processadores e demais dispositivos. Utilizar dispositivos reconfiguráveis descritos em uma linguagem do tipo HDL permitem a criação ou modificação de qualquer componente da microarquitetura, ocasionando a alteração das unidades funcionais do caminho de dados que representa a parte operativa de um processador, bem como da máquina de estados que implementa a unidade de controle do mesmo conforme surgem novas necessidades. Em particular, os processadores RISP possibilitam a alteração das instruções da máquina, permitindo inserir ou modificar instruções, podendo até mesmo se adaptar a uma nova arquitetura. Este trabalho aborda como objeto de estudo dois processadores didáticos soft-core descritos em VHDL com diferentes níveis de complexidade de hardware adaptados a uma ISA padrão a partir de uma metodologia proposta sem provocar aumento no nível de complexidade do hardware, ou seja, sem o acréscimo significativo da área em chip, ao mesmo tempo em que o seu nível de desempenho na execução de aplicações permanece inalterado ou é aprimorado. As modificações também permitem afirmar que, além de ser possível substituir a arquitetura de um processador sem alterar sua organização, um processador RISP pode alternar entre diferentes conjuntos de instrução, o que pode ser expandido para alternância entre diferentes ISAs, permitindo a um mesmo processador se tornar uma arquitetura híbrida adaptativa, passível de ser utilizada em sistemas embarcados e ambientes multiprocessados heterogêneos
Um módulo de protocolo para aplicações de IoT em saúde
(Universidade Federal do Rio Grande do Norte, 2020-12-28) Oliveira, Ari Barreto de; Silva, Gustavo Girão Barreto da; ; http://lattes.cnpq.br/9491033611706611; ; http://lattes.cnpq.br/9950720028385260; Barroca Filho, Itamir de Morais; ; http://lattes.cnpq.br/1093675040121205; Pereira, Mônica Magalhães; ; http://lattes.cnpq.br/5777010848661813; Silva, Ivan Saraiva; ; http://lattes.cnpq.br/1844463012703650
A Internet das Coisas está em pleno crescimento e cada vez mais dispositivos estão conectados, gerando grande quantidade de dados. Em algumas áreas, esta grande quantidade de dados gerados não é plenamente usada para a descoberta de informações adicionais. Isto é uma realidade na área da saúde, onde já há a possibilidade de geração de dados a partir de dispositivos que usem protocolos abertos ou sensores de hardware de código aberto conectados, como sensores de ambiente ou sensores de corpo humano. Esta dissertação tem como objetivo propor um módulo de protocolo que possa, através de dados oriundos de sensores de IoT em saúde, ajudar a equipe de saúde a obter informações úteis, trazendo, desta forma, benefícios diretos para a saúde do paciente e agilidade do atendimento hospitalar e redução de custos. Aqui foi realizada a implementação de um Módulo de Protocolo e de um Módulo de Verificação, indicando possíveis benefícios da utilização de tal arquitetura no monitoramento de pacientes com COVID-19.
Otimização de topologia irregular para aplicações tempo real e não tempo real em MP-SoCs baseadas em redes-em-chip
(2018-12-07) Oliveira, Samuel da Silva; Kreutz, Márcio Eduardo; ; ; Pereira, Mônica Magalhães; ; Silva, Gustavo Girão Barreto da; ; Brito, Alisson Vasconcelos de;
Com o avanço nas arquiteturas multiprocessadas as redes-em-chip se tornaram uma solução viável na etapa de comunicação das mesmas. Devido existirem vários tipos de arquiteturas de comunicação entre as redes-em-chip, algumas usam topologias regulares, que são mais comuns e fáceis de se projetar. Outras, no entanto preveem alguma irregularidade nos padrões de comunicação, assim utilizam topologias irregulares. Uma boa exploração de espaço de projeto pode levar a configurações mais otimizadas. Este trabalho propõe uma rede com topologia irregular otimizada, onde a comunicação é baseada em tabelas de roteamento e uma ferramenta que busca realizar essa exploração através de um Algoritmo Genético. A rede proposta nesse trabalho apresenta roteadores heterogêneos (que podem ajudar na otimização da rede) e oferece suporte a pacotes tempo real e não tempo real. O objetivo principal desse trabalho consiste na proposta de uma exploração de espaço de projeto que objetiva encontrar redes otimizadas para latência média, uma maior porcentagem de pacotes tempo real entregues dentro do prazo estipulado e um ganho em área, através da diminuição do número de roteadores.
Plataforma interativa de análise de velocidade em dados sísmicos usando GPUs
(2018-07-27) Araújo, Gabriel de Almeida; Carvalho, Bruno Motta de; Silva, Carlos Cesar Nascimento da; ; ; ; Pereira, Mônica Magalhães; ; Farias, Armando Lopes;
Com o avanço da exploração de hidrocarbonetos, a indústria vem buscando continuamente meios de minimizar os riscos exploratórios, onde um desses meios é o aprimoramento das ferramentas utilizadas. Existem três etapas nessa exploração: a aquisição de dados sísmicos, o processamento sísmico e a interpretação sísmica. O presente trabalho se situa no processamento sísmico, mais especificamente em uma de suas etapas, a análise de velocidade sísmica, que tem como objetivo encontrar o campo de velocidade mais fidedigno da subsuperfície da terra através de algoritmos conhecidos de análise. Um dos objetivos desse trabalho é a criação de meios para facilitar essa análise de velocidade, através da implementação desses algoritmos de forma que eles funcionem integrados em uma única plataforma. Outro ponto que o avanço da exploração sísmica trouxe foi o aumento considerável do volume de dados sísmicos adquiridos e das tecnologias utilizadas, que elevaram consideravelmente a necessidade de computadores mais poderosos e também à busca de soluções de alto poder computacional. Com base nessa necessidade, será apresentada uma nova metodologia de análise de dados sísmicos usando GPUs e os resultados obtidos da sua utilização, mostrando sua viabilidade para acelerar algoritmos geofísicos, em especial algoritmos voltados para à análise de velocidade. Ao final serão discutidos os resultados e feita a comparação de desempenho dos algoritmos paralelos e sequenciais.
Problema de mapeamento e roteamento: propostas de otimização bioinspiradas híbridas
(2019-07-19) Rocha, Hiago Mayk Gomes de Araújo; Pereira, Mônica Magalhães; Maia, Silvia Maria Diniz Monteiro; ; ; ; Beck Filho, Antonio Carlos Schneider; ; Kreutz, Márcio Eduardo;
MPSoCs baseados em NoCs são sistemas capazes de prover a execução de aplicações paralelas com alto desempenho devido ao seu paralelismo inerente. Contudo, para se obter alto desempenho nas execuções, é necessário um eficiente gerenciamento dos recursos disponíveis no sistema, como núcleos de processamento e canais de comunicação. Neste trabalho é abordado o Problema de Mapeamento de tarefas e Roteamento das comunicações (PMR), o qual une características de alocação de tarefas e roteamento para a construção de estratégias de otimização que reduzam a latência de comunicação. A formulação matemática do PMR é apresentada neste trabalho. Além disso, usando a parte de roteamento dessa formulação, são propostas três Math-Heurísticas bioinspiradas (Genético, Memético e Transgenético) para o mapeamento estático de tarefas. Essas estratégias apresentam abordagens gerais para encontrar soluções de mapeamento e dentro delas a parte de roteamento da formulação do PMR é usada como uma avaliação de fitness exato. No contexto de mapeamento dinâmico, são propostas duas heurísticas (TransCand e TransEndo) que usam a metáfora dos Algoritmos Transgenéticos (AT) para prover alocação de tarefas por demanda em tempo de execução. Todas as propostas de algoritmos deste trabalho foram implementados e seus resultados foram simulados em uma ferramenta de NoC. Além disso, também foram implementados quatro algoritmos da literatura para fins de comparação com as propostas apresentadas, sendo três para mapeamento estático e um para o dinâmico. Os resultados demonstram que as propostas que conseguem capturar mais profundamente as características da arquitetura são mais eficientes. Em específico para a alocação estática, o Transgenético apresenta melhores resultados de latência média e máxima. Já para a alocação dinâmica, ambas as propostas apresentam resultados satisfatórios. Contudo, o TransEndo se mostrou mais eficiente tanto no tempo de otimização quanto na qualidade das soluções geradas.
Proposta de um processador multithreading com características de previsibilidade
(Universidade Federal do Rio Grande do Norte, 2015-08-18) Siqueira, Hadley Magno da Costa; Kreutz, Marcio Eduardo; ; http://lattes.cnpq.br/6374279398246756; ; http://lattes.cnpq.br/3739455338779016; Brito, Alisson Vasconcelos de; ; http://lattes.cnpq.br/6321676636193625; Pereira, Mônica Magalhães; ; http://lattes.cnpq.br/5777010848661813
O projeto de sistemas embarcados de tempo real requer um controle preciso da passagem de tempo na computação realizada pelos módulos e na comunicação entre os mesmos. Geralmente, esses sistemas são constituídos de vários módulos, cada um projetado para uma tarefa específica e com comunicação restrita com os demais módulos a fim de se obter a temporização necessária. Essa estratégia, chamada de arquitetura federada, já está se tornando inviável em frente as demandas atuais de custo, desempenho e qualidade exigidas dos sistema embarcados. Para atacar esse problema, atualmente se propõe o uso de arquiteturas integradas, que consistem em um ou poucos circuitos realizando várias tarefas em paralelo de forma mais eficiente e com redução de custos. Entretanto, é preciso garantir que a arquitetura integrada possua componibilidade temporal, ou seja, a capacidade de projetar cada tarefa temporalmente isolada das demais a fim de manter as características individuais de cada tarefa. As “Precision Timed Machines” são uma abordagem de arquitetura integrada que advoca o uso de processadores “multithreaded” para garantir componibilidade temporal. Dessa forma, o presente trabalho apresenta a implementação de uma “Precision Timed Machine” chamada Hivek-RT. Este processador, que é um VLIW com suporte à “Simultaneous Multithreading”, é capaz de executar eficientemente tarefas de tempo real quando comparado à um processador tradicional. Além da execução eficiente, a arquitetura facilita a implementação, do ponto de vista de programação, de tarefas de tempo real.
Proposta e implementação de uma arquitetura reconfigurável híbrida para aplicações baseadas em fluxo de dados
(Universidade Federal do Rio Grande do Norte, 2008-02-21) Pereira, Mônica Magalhães; Silva, Ivan Saraiva; ; http://buscatextual.cnpq.br/buscatextual/visualizacv.do?id=K4780113E2; ; http://lattes.cnpq.br/5777010848661813; Carro, Luigi; ; http://lattes.cnpq.br/8544491643812450; Netto, Eduardo Bráulio Wanderley; ; http://buscatextual.cnpq.br/buscatextual/visualizacv.do?id=K4798543Y3
O aumento na complexidade das aplicações vem exigindo dispositivos cada vez mais flexíveis e capazes de alcançar alto desempenho. As soluções de hardware tradicionais são ineficientes para atender as exigências dessas aplicações. Processadores de propósito geral, embora possuam flexibilidade inerente devido à capacidade de executar diversos tipos de tarefas, não alcançam alto desempenho quando comparados às arquiteturas de aplicação específica. Este último, por ser especializado em uma pequena quantidade de tarefas, alcança alto desempenho, porém não possui flexibilidade. Arquiteturas reconfiguráveis surgiram como uma alternativa às abordagens convencionais e vem ganhado espaço nas últimas décadas. A proposta desse paradigma é alterar o comportamento do hardware de acordo com a aplicação a ser executada. Dessa forma, é possível equilibrar flexibilidade e desempenho e atender a demanda das aplicações atuais. Esse trabalho propõe o projeto e a implementação de uma arquitetura reconfigurável híbrida de granularidade grossa, voltada a aplicações baseadas em fluxo de dados. A arquitetura, denominada RoSA, consiste de um bloco reconfigurável anexado a um processador. Seu objetivo é explorar paralelismo no nível de instrução de aplicações com intenso fluxo de dados e com isso acelerar a execução dessas aplicações no bloco reconfigurável. A exploração de paralelismo no nível de instrução é feita em tempo de compilação e para tal, esse trabalho também propõe uma fase de otimização para a arquitetura RoSA a ser incluída no compilador GCC. Para o projeto da arquitetura esse trabalho também apresenta uma metodologia baseada no reuso de hardware em caminho de dados, denominada RoSE. Sua proposta é visualizar as unidades reconfiguráveis através de níveis de reusabilidade, que permitem a economia de área e a simplificação do projeto do caminho de dados da arquitetura. A arquitetura proposta foi implementada em linguagem de descrição de hardware (VHDL). Sua validação deu-se através de simulações e da prototipação em FPGA. Para análise de desempenho foram utilizados alguns estudos de caso que demonstraram uma aceleração de até 11 vezes na execução de algumas aplicações

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