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Title: Implementação da técnica de software pipelining na rede em chip IPNoSyS
Authors: Medeiros, Aparecida Lopes de
Keywords: Redes em chip. Processadores. IPNoSyS. Paralelismo. Software Pipelining. Desempenho;Redes em chip. Processadores. IPNoSyS. Paralelismo. Software Pipelining. Desempenho
Issue Date: 21-Feb-2014
Publisher: Universidade Federal do Rio Grande do Norte
Citation: MEDEIROS, Aparecida Lopes de. Implementação da técnica de software pipelining na rede em chip IPNoSyS. 2014. 92 f. Dissertação (Mestrado em Ciência da Computação) - Universidade Federal do Rio Grande do Norte, Natal, 2014.
Portuguese Abstract: Com os avanços tecnológicos os sistemas embarcados estão cada vez mais presentes em nosso cotidiano. Devido a crescente demanda por funcionalidades, as funções são distribuídas entre os processadores, demandando arquiteturas de comunicação mais eficientes, como as redes em chip (Network-on-Chip - NoC). As NoCs são estruturas que possuem roteadores com canais ponto-a-ponto que interconectam os cores do SoC (System-on-Chip), provendo comunicação. Existem diversas redes em chip na literatura, cada uma com suas características específicas. Dentre essas, para este trabalho foi a escolhida a IPNoSyS (Integrated Processing NoC System) por ser uma rede em chip com características diferenciadas em relação às NoCs em geral, pois seus componentes de roteamento acumulam também a função de processamento, ou seja, possuem unidades funcionais capazes de executar instruções. Com esse novo modelo, pacotes são processados e roteados pela arquitetura do roteador. Este trabalho visa melhorar o desempenho das aplicações que possuem repetição, pois essas aplicações gastam um tempo maior na sua execução, o que se dá pela repetida execução de suas instruções. Assim, este trabalho propõe otimizar o tempo de execução dessas estruturas, através do emprego de uma técnica de paralelismo em nível de instruções, visando melhor aproveitar os recursos oferecidos pela arquitetura. As aplicações são testadas em um simulador dedicado, e seus resultados comparados com a versão original da arquitetura, a qual provê paralelismo apenas em nível de pacotes
Abstract: Alongside the advances of technologies, embedded systems are increasingly present in our everyday. Due to increasing demand for functionalities, many tasks are split among processors, requiring more efficient communication architectures, such as networks on chip (NoC). The NoCs are structures that have routers with channel point-to-point interconnect the cores of system on chip (SoC), providing communication. There are several networks on chip in the literature, each with its specific characteristics. Among these, for this work was chosen the Integrated Processing System NoC (IPNoSyS) as a network on chip with different characteristics compared to general NoCs, because their routing components also accumulate processing function, ie, units have functional able to execute instructions. With this new model, packets are processed and routed by the router architecture. This work aims at improving the performance of applications that have repetition, since these applications spend more time in their execution, which occurs through repeated execution of his instructions. Thus, this work proposes to optimize the runtime of these structures by employing a technique of instruction-level parallelism, in order to optimize the resources offered by the architecture. The applications are tested on a dedicated simulator and the results compared with the original version of the architecture, which in turn, implements only packet level parallelism
URI: https://repositorio.ufrn.br/jspui/handle/123456789/18100
Appears in Collections:PPGSC - Mestrado em Sistemas e Computação

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