Proposta de arquitetura de alto desempenho para sistemas de tempo real

dc.contributor.advisorKreutz, Marcio Eduardo
dc.contributor.advisorIDpt_BR
dc.contributor.authorSiqueira, Hadley Magno da Costa
dc.contributor.authorIDpt_BR
dc.contributor.referees1Pereira, Monica Magalhaes
dc.contributor.referees1IDpt_BR
dc.contributor.referees2Silva, Gustavo Girao Barreto da
dc.contributor.referees2IDpt_BR
dc.contributor.referees3Zeferino, Cesar Albenes
dc.contributor.referees3IDpt_BR
dc.contributor.referees4Silva, Ivan Saraiva
dc.contributor.referees4IDpt_BR
dc.date.accessioned2020-11-24T12:37:27Z
dc.date.available2020-11-24T12:37:27Z
dc.date.issued2020-07-31
dc.description.abstractPrecision-Timed Machines (PRET) are architectures intended for use in real-time and cyber physical cyber systems. The main feature of these architectures is that they provide predictability and repeatability for real-time tasks, thus facilitating development, analysis and testing of these systems. The state of the art, at the time of this writing, consists of processors based on the PRET concept. These processors explores thread level parallelism by interleaving threads at a fine-grained leve, i.e. at each clock cycle.This strategy provides good performance when there is parallelism at the thread level, but induces a low performance in the absence of this parallelism. In addition, the switching of threads to each clock cycle leads to high latency. This high latency can make it impossible performing tasks that require low latency. The present work contributes for the state of the art in two ways: first by presenting a proposal for a reconfigurable coarsed-grain reconfigurable array based on the PRET concept. The proposed array is coupled to a PRET processor, providing support for accelerating important parts of an application. The array was designed in such a way that when coupled to the processor do not make the processor lose its original temporal properties. The second contribution of this thesis is the proposal and implementation of a multicore architecture. Each core is composed of a processor coupled to the proposed array. Thus, this work seeks to present a high performance architecture facing embedded real-time systems that have high demand for performance such as avionics, for example. Results show that the proposed architecture it is capable of providing acceleration of more than 10 times for some types of applications. In terms of area, synthesis results for FPGA show that each core occupies less than half of a processor running out of order. In addition, it has an area similar to other arrays used in low-power embedded systemspt_BR
dc.description.resumoPrecision Timed Machines (PRET) são arquiteturas voltadas para o uso em sistemas embarcados de tempo real e sistemas cyber-físicos. A principal característica dessas arquiteturas é a capacidade de prover previsibilidade e repetibilidade para tarefas de tempo real, facilitando assim o desenvolvimento, análise e teste de sistemas de tempo real. O estado da arte, no momento dessa escrita, consiste em um conjunto de processadores baseados no conceito PRET. Esses processadores tem como uma das principais características o uso de threads em hardware com chaveamento das mesmas a cada ciclo de relógio. Essa estratégia provê um bom desempenho quando há paralelismo a nível de thread, porém induz a um baixo desempenho na falta desse paralelismo. Além disso, o chaveamento das threads a cada ciclo de relógio leva a uma latência alta. Essa latência alta pode inviabilizar a execução de tarefas que requeiram baixa latência. O presente trabalho contribui para o estado da arte de duas formas: a primeira é apresentando uma proposta de um array reconfigurável de grão grosso baseado no conceito PRET. O array proposto é acoplado a um processador PRET, provendo suporte para aceleração de trechos importantes de uma aplicação. O array foi projetado de tal forma que quando acoplado ao processador não faça este perder suas propriedades temporais originais. A segunda contribuição desta tese é a proposta e implementação de uma arquitetura multicore. Cada core é composto por um processador acoplado ao array proposto. Dessa forma, este trabalho procura apresentar uma arquitetura de alto desempenho voltado para sistemas embarcados de tempo real que tenham alta demanda de processamento tais como na aviônica, por exemplo. Resultados mostram que a arquitetura proposta é capaz de prover aceleração de mais de 10 vezes para alguns tipos de aplicação. Em termos de área, resultados de síntese para FPGA mostram que cada core ocupa menos da metade de um processador com execução fora de ordem. Além disso, possui área similar a outros arrays usados em sistemas embarcados low-power.pt_BR
dc.identifier.citationSIQUEIRA, Hadley Magno da Costa. Proposta de arquitetura de alto desempenho para sistemas de tempo real. 2020. 104f. Tese (Doutorado em Ciência da Computação) - Centro de Ciências Exatas e da Terra, Universidade Federal do Rio Grande do Norte, Natal, 2020.pt_BR
dc.identifier.urihttps://repositorio.ufrn.br/handle/123456789/30644
dc.languagept_BRpt_BR
dc.publisherUniversidade Federal do Rio Grande do Nortept_BR
dc.publisher.countryBrasilpt_BR
dc.publisher.initialsUFRNpt_BR
dc.publisher.programPROGRAMA DE PÓS-GRADUAÇÃO EM SISTEMAS E COMPUTAÇÃOpt_BR
dc.rightsAcesso Abertopt_BR
dc.subjectPRETpt_BR
dc.subjectMulticorept_BR
dc.subjectCGRApt_BR
dc.subjectSistemas de Tempo Realpt_BR
dc.subjectCyber-Físicopt_BR
dc.subjectPrecision-Timed Machinespt_BR
dc.subjectCoarse-Grained Reconfigurably Arrayspt_BR
dc.subjectCyber Physicalpt_BR
dc.subjectReal-Time Systemspt_BR
dc.titleProposta de arquitetura de alto desempenho para sistemas de tempo realpt_BR
dc.typedoctoralThesispt_BR

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