LP-P2IP: uma versão de baixo consumo da arquitetura P2IP usando reconfiguração parcial em FPGA
| dc.contributor.advisor | Roda, Valentin Obac | |
| dc.contributor.advisorLattes | http://lattes.cnpq.br/4823406157799513 | pt_BR |
| dc.contributor.author | Avelino, Álvaro Medeiros | |
| dc.contributor.authorLattes | http://lattes.cnpq.br/3771815975074527 | pt_BR |
| dc.contributor.referees1 | Oliveira, José Alberto Nicolau de | |
| dc.contributor.referees1Lattes | http://lattes.cnpq.br/2871134011057075 | pt_BR |
| dc.contributor.referees2 | Melo, Júlio César Paulino de | |
| dc.contributor.referees2Lattes | http://lattes.cnpq.br/2930421117873633 | pt_BR |
| dc.contributor.referees3 | Sakuyama, Carlos Alberto Valderrama | |
| dc.contributor.referees3Lattes | http://lattes.cnpq.br/4405442140445324 | pt_BR |
| dc.contributor.referees4 | Marques, Eduardo | |
| dc.contributor.referees5 | Pedrino, Emerson Carlos | |
| dc.contributor.referees5Lattes | http://lattes.cnpq.br/6481363465527189 | pt_BR |
| dc.date.accessioned | 2018-02-22T22:32:30Z | |
| dc.date.available | 2018-02-22T22:32:30Z | |
| dc.date.issued | 2017-06-09 | |
| dc.description.resumo | Este trabalho utiliza como base a arquitetura P2IP, de grão grosso reconfigurável (em tempo de execução) de baixa latência, aplicada ao processamento de imagens em tempo real. Esta arquitetura foi implementada em FPGA, sendo validada com alguns algoritmos básicos de processamento de imagens, tais como Edge Sharpening, Canny Edge Detection e Harris Corner Detection. A quantidade de Elementos de Processamento é definida pelo algoritmo que demanda uma quantidade maior de processamento. Entretanto, nem todos os Elementos de Processamento são utilizados o tempo todo. Mesmo estando ociosos estes Elementos de Processamento contribuem ativamente para o consumo estático de potência. A ideia do presente trabalho é propor uma versão modificada do Elemento de Processamento, que não contenha nenhum bloco interno, mas seja capaz de replicar a entrada na saída. Quando necessário, este novo EP é substituído pelo tradicional utilizando Reconfiguração Parcial. Isso leva a um consumo energético mais eficiente, característica bastante relevante de sistemas alimentados a bateria. As variáveis utilizadas na validação da proposta serão o consumo energético, a latência durante a reconfiguração parcial e a área ocupada. | pt_BR |
| dc.description.sponsorship | Coordenação de Aperfeiçoamento de Pessoal de Nível Superior (CAPES) | pt_BR |
| dc.identifier.citation | AVELINO, Álvaro Medeiros. LP-P2IP: uma versão de baixo consumo da arquitetura P2IP usando reconfiguração parcial em FPGA. 2017. 98f. Tese (Doutorado em Engenharia Elétrica e de Computação) - Centro de Tecnologia, Universidade Federal do Rio Grande do Norte, Natal, 2017. | pt_BR |
| dc.identifier.uri | https://repositorio.ufrn.br/jspui/handle/123456789/24793 | |
| dc.language | por | pt_BR |
| dc.publisher.country | Brasil | pt_BR |
| dc.publisher.initials | UFRN | pt_BR |
| dc.publisher.program | PROGRAMA DE PÓS-GRADUAÇÃO EM ENGENHARIA ELÉTRICA E DE COMPUTAÇÃO | pt_BR |
| dc.rights | Acesso Aberto | pt_BR |
| dc.subject | FPGA | pt_BR |
| dc.subject | Reconfiguração parcial | pt_BR |
| dc.subject | Processamento de vídeo em tempo real | pt_BR |
| dc.subject | Eficiência energética | pt_BR |
| dc.subject.cnpq | CNPQ::ENGENHARIAS::ENGENHARIA ELETRICA E DE COMPUTAÇÃO | pt_BR |
| dc.title | LP-P2IP: uma versão de baixo consumo da arquitetura P2IP usando reconfiguração parcial em FPGA | pt_BR |
| dc.type | doctoralThesis | pt_BR |
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