Geração automática de hardware concorrente verificado
| dc.contributor.advisor | Oliveira, Marcel Vinicius Medeiros | |
| dc.contributor.advisorLattes | http://lattes.cnpq.br/1756952696097255 | pt_BR |
| dc.contributor.author | Silva, Luciano Alexandre de Farias | |
| dc.contributor.authorID | https://orcid.org/0000-0002-4370-5110 | pt_BR |
| dc.contributor.authorLattes | http://lattes.cnpq.br/9926812031162945 | pt_BR |
| dc.contributor.referees1 | Lyoda, Juliano Manabu | |
| dc.contributor.referees2 | Pereira, Mônica Magalhães | |
| dc.contributor.referees2Lattes | http://lattes.cnpq.br/5777010848661813 | pt_BR |
| dc.date.accessioned | 2022-10-05T22:51:10Z | |
| dc.date.available | 2022-10-05T22:51:10Z | |
| dc.date.issued | 2022-07-26 | |
| dc.description.resumo | A complexidade de desenvolvimento e análise é inerente a sistemas de modo geral, principalmente a sistemas concorrentes. Quando trabalhamos com sistemas críticos isso se torna bem mais evidente, pois uma inconsistência geralmente está associado a um alto custo. Assim, o quanto antes conseguimos identificar uma inconsistência no projeto de um sistema e removê-la, menor será seu custo. Por este motivo, é comum a utilização das mais variadas estratégias para diminuir a dificuldade e os problemas enfrentados neste processo. Uma dessas estratégias é a utilização de métodos formais, que podem utilizar álgebra de processos para especificação e análise de sistemas concorrentes, melhorando a compreensão do projeto e possibilitando a identificação de possíveis inconsistências ainda nas etapas iniciais do projeto, garantindo a precisão e correção do sistema especificado. Este trabalho apresenta uma ferramenta para tradução automática dos principais operadores da álgebra de processo csp para a linguagem de descrição de hardware vhdl. csp é uma linguagem que nos permite realizar uma descrição formal de um sistema concorrente. vhdl é uma linguagem de descrição de hardware que pode ser compilado em uma placa de fpga. Nossa ferramenta para geração automática de harware é validada por um estudo de caso de um sistema inteligente para controle de elevadores. Apresentamos sua especificação formal em csp e em seguida sua tradução para um código vhdl, gerado pela nossa ferramenta, o qual sintetizamos em uma placa de fpga. | pt_BR |
| dc.identifier.citation | SILVA, Luciano Alexandre de Farias. Geração automática de hardware concorrente verificado. Orientador: Marcel Vinícius Medeiros Oliveira. 2022. 80f. Dissertação (Mestrado em Sistemas e Computação) - Centro de Ciências Exatas e da Terra, Universidade Federal do Rio Grande do Norte, Natal, 2022. | pt_BR |
| dc.identifier.uri | https://repositorio.ufrn.br/handle/123456789/49484 | |
| dc.language | pt_BR | pt_BR |
| dc.publisher | Universidade Federal do Rio Grande do Norte | pt_BR |
| dc.publisher.country | Brasil | pt_BR |
| dc.publisher.initials | UFRN | pt_BR |
| dc.publisher.program | PROGRAMA DE PÓS-GRADUAÇÃO EM SISTEMAS E COMPUTAÇÃO | pt_BR |
| dc.rights | Acesso Aberto | pt_BR |
| dc.subject | Computação | pt_BR |
| dc.subject | Métodos formais | pt_BR |
| dc.subject | CSP | pt_BR |
| dc.subject | VHDL | pt_BR |
| dc.subject | Geração de código | pt_BR |
| dc.subject.cnpq | CNPQ::CIENCIAS EXATAS E DA TERRA::CIENCIA DA COMPUTACAO::SISTEMAS DE COMPUTACAO | pt_BR |
| dc.title | Geração automática de hardware concorrente verificado | pt_BR |
| dc.title.alternative | Automated generation of verified concurrent hardware | pt_BR |
| dc.type | masterThesis | pt_BR |
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