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https://repositorio.ufrn.br/handle/123456789/15298| Título: | Metodologia de Verificação Funcional para Circuitos Analógicos |
| Autor(es): | Fonseca, Adauto Luis Tadeo Bernardes da |
| Orientador: | Sousa, Fernando Rangel de |
| Palavras-chave: | Verificação;Circuitos analógicos;Técnicas de verificação;Ambiente de Verificação;VHDL-AMS;Verification;Analog circuits;Integrated circuits;Verification techniques;Verification environment;VHDL-AMS |
| Data do documento: | 4-Set-2009 |
| Editor: | Universidade Federal do Rio Grande do Norte |
| Referência: | FONSECA, Adauto Luis Tadeo Bernardes da. Metodologia de Verificação Funcional para Circuitos Analógicos. 2009. 119 f. Dissertação (Mestrado em Automação e Sistemas; Engenharia de Computação; Telecomunicações) - Universidade Federal do Rio Grande do Norte, Natal, 2009. |
| Resumo: | O presente trabalho tem como objetivo desenvolver uma ferramenta de verificação para circuitos analógicos. O principal objetivo desta é aumentar a automação dos processos de verificação. Além disso, proporcionar a construção de um ambiente de verificação capaz de gerar relatórios ao longo deste processo. Esta metodologia é baseada na técnica do Modelo de Ouro, no entanto, ela também propõe uma segunda técnica para verificar o modelo de referência, para se obter resultados mais confiáveis. A metodologia foi utilizada, como estudo de caso, na verificação de um amplificador operacional |
| Abstract: | This work proposes a new methodology to verify those analog circuits, providing an automated tools to help the verifiers to have a more truthful result. This work presents the development of new methodology for analog circuits verification. The main goal is to provide a more automated verification process to certify analog circuits functional behavior. The proposed methodology is based on the golden model technique. A verification environment based on this methodology was built and results of a study case based on the validation of an operational amplifier design are offered as a confirmation of its effectiveness. The results had shown that the verification process was more truthful because of the automation provided by the tool developed |
| URI: | https://repositorio.ufrn.br/jspui/handle/123456789/15298 |
| Aparece nas coleções: | PPGEE - Mestrado em Engenharia Elétrica e de Computação |
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