Use este identificador para citar ou linkar para este item: https://repositorio.ufrn.br/jspui/handle/123456789/15340
Título: Contribuição para o estudo do embarque de uma rede neural artificial em field programmable gate array (FPGA)
Autor(es): Silva, Carlos Alberto de Albuquerque
Palavras-chave: Computação reconfigurável;Redes neurais artificiais;FPGA;VHDL;Hardware;Aritmética ponto fixo;Reconfigurable computing;Artificial neural network;FPGA;VHDL;Hardware;Arithmetic fixed point
Data do documento: 30-Jun-2010
Editor: Universidade Federal do Rio Grande do Norte
Citação: SILVA, Carlos Alberto de Albuquerque. Contribuição para o estudo do embarque de uma rede neural artificial em field programmable gate array (FPGA). 2010. 130 f. Dissertação (Mestrado em Automação e Sistemas; Engenharia de Computação; Telecomunicações) - Universidade Federal do Rio Grande do Norte, Natal, 2010.
Resumo: This study shows the implementation and the embedding of an Artificial Neural Network (ANN) in hardware, or in a programmable device, as a field programmable gate array (FPGA). This work allowed the exploration of different implementations, described in VHDL, of multilayer perceptrons ANN. Due to the parallelism inherent to ANNs, there are disadvantages in software implementations due to the sequential nature of the Von Neumann architectures. As an alternative to this problem, there is a hardware implementation that allows to exploit all the parallelism implicit in this model. Currently, there is an increase in use of FPGAs as a platform to implement neural networks in hardware, exploiting the high processing power, low cost, ease of programming and ability to reconfigure the circuit, allowing the network to adapt to different applications. Given this context, the aim is to develop arrays of neural networks in hardware, a flexible architecture, in which it is possible to add or remove neurons, and mainly, modify the network topology, in order to enable a modular network of fixed-point arithmetic in a FPGA. Five synthesis of VHDL descriptions were produced: two for the neuron with one or two entrances, and three different architectures of ANN. The descriptions of the used architectures became very modular, easily allowing the increase or decrease of the number of neurons. As a result, some complete neural networks were implemented in FPGA, in fixed-point arithmetic, with a high-capacity parallel processing
metadata.dc.description.resumo: Este estudo consiste na implementação e no embarque de uma Rede Neural Artificial (RNA) em hardware, ou seja, em um dispositivo programável do tipo field programmable gate array (FPGA). O presente trabalho permitiu a exploração de diferentes implementações, descritas em VHDL, de RNA do tipo perceptrons de múltiplas camadas. Por causa do paralelismo inerente às RNAs, ocorrem desvantagens nas implementações em software, devido à natureza sequencial das arquiteturas de Von Neumann. Como alternativa a este problema, surge uma implementação em hardware que permite explorar todo o paralelismo implícito neste modelo. Atualmente, verifica-se um aumento no uso do FPGA como plataforma para implementar as Redes Neurais Artificiais em hardware, explorando o alto poder de processamento, o baixo custo, a facilidade de programação e capacidade de reconfiguração do circuito, permitindo que a rede se adapte a diferentes aplicações. Diante desse contexto, objetivou-se desenvolver arranjos de redes neurais em hardware, em uma arquitetura flexível, nas quais fosse possível acrescentar ou retirar neurônios e, principalmente, modificar a topologia da rede, de forma a viabilizar uma rede modular em aritmética de ponto fixo, em um FPGA. Produziram-se cinco sínteses de descrições em VHDL: duas para o neurônio com uma e duas entradas, e três para diferentes arquiteturas de RNA. As descrições das arquiteturas utilizadas tornaram-se bastante modulares, possibilitando facilmente aumentar ou diminuir o número de neurônios. Em decorrência disso, algumas redes neurais completas foram implementadas em FPGA, em aritmética de ponto fixo e com alta capacidade de processamento paralelo
URI: http://repositorio.ufrn.br:8080/jspui/handle/123456789/15340
Aparece nas coleções:PPGEE - Mestrado em Engenharia Elétrica e de Computação

Arquivos associados a este item:
Arquivo Descrição TamanhoFormato 
CarlosAAS_DISSERT.pdf6,23 MBAdobe PDFThumbnail
Visualizar/Abrir


Os itens no repositório estão protegidos por copyright, com todos os direitos reservados, salvo quando é indicado o contrário.