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https://repositorio.ufrn.br/handle/123456789/17948| Título: | Projeto de Sistemas Integrados de Propósito Geral Baseados em Redes em Chip Expandindo as Funcionalidades dos Roteadores para Execução de Operações: A plataforma IPNoSys |
| Autor(es): | Araújo, Sílvio Roberto Fernandes de |
| Orientador: | Silva, Ivan Saraiva |
| Palavras-chave: | Multiprocessador em chip;MPSoC;Redes em chip;NoC;Algoritmo spiral complement;Sistema IPNoSys;Multiprocessor on chip;MPSoC;Network-on-chip;NoC;Spiral complement algorithm;IPNoSys system |
| Data do documento: | 30-Mar-2012 |
| Editor: | Universidade Federal do Rio Grande do Norte |
| Referência: | ARAÚJO, Sílvio Roberto Fernandes de. Projeto de Sistemas Integrados de Propósito Geral Baseados em Redes em Chip Expandindo as Funcionalidades dos Roteadores para Execução de Operações: A plataforma IPNoSys. 2012. 210 f. Tese (Doutorado em Ciência da Computação) - Universidade Federal do Rio Grande do Norte, Natal, 2012. |
| Resumo: | Aposta-se na próxima geração de computadores como sendo de arquitetura com múltiplos processadores e/ou processadores com vários núcleos. Neste sentido há desafios relacionados aos mecanismos de interconexão, frequência de operação, área ocupada em chip, potência dissipada, programabilidade e desempenho. O mecanismo de interconexão e comunicação considerado ideal para esse tipo de arquitetura são as redes em chip, pela escalabilidade, paralelismo intrínseco e reusabilidade. A comunicação nas redes em chip é realizada através da transmissão de pacotes que carregam dados e instruções que representam requisições e respostas entre os elementos processadores interligados pela rede. A transmissão desses pacotes acontece como em um pipeline entre os roteadores da rede, da origem até o destino da comunicação, permitindo inclusive comunicações simultâneas entre pares de origem e destinos diferentes. Partindo desse fato, propõese transformar toda a infraestrutura de comunicação de uma rede em chip, aproveitando os mecanismos de roteamento, arbitragem e memorização em um sistema de processamento paralelo de alto desempenho. Nessa proposta os pacotes são formados por instruções e dados que representam as aplicações, os quais são executados nos roteadores enquanto são transmitidos, aproveitando o pipeline das transmissões e a comunicação paralela. Em contrapartida, não são utilizados processadores tradicionais, mas apenas núcleos simples que controlam o acesso a memória. Uma implementação dessa ideia é a arquitetura intitulada IPNoSys (Integrated Processing NoC System), que conta com um modelo de programação próprio e um algoritmo de roteamento que garante a execução de todas as instruções presentes nos pacotes, prevenindo situações de deadlock, livelock e starvation. Essa arquitetura apresenta mecanismos de entrada e saída, interrupção e suporte ao sistema operacional. Como prova de conceito foi desenvolvido um ambiente de programação e simulação para esta arquitetura em SystemC, o qual permite a configuração de vários parâmetros da arquitetura e obtenção dos resultados para avaliação da mesma |
| Abstract: | It bet on the next generation of computers as architecture with multiple processors and/or multicore processors. In this sense there are challenges related to features interconnection, operating frequency, the area on chip, power dissipation, performance and programmability. The mechanism of interconnection and communication it was considered ideal for this type of architecture are the networks-on-chip, due its scalability, reusability and intrinsic parallelism. The networks-on-chip communication is accomplished by transmitting packets that carry data and instructions that represent requests and responses between the processing elements interconnected by the network. The transmission of packets is accomplished as in a pipeline between the routers in the network, from source to destination of the communication, even allowing simultaneous communications between pairs of different sources and destinations. From this fact, it is proposed to transform the entire infrastructure communication of network-on-chip, using the routing mechanisms, arbitration and storage, in a parallel processing system for high performance. In this proposal, the packages are formed by instructions and data that represent the applications, which are executed on routers as well as they are transmitted, using the pipeline and parallel communication transmissions. In contrast, traditional processors are not used, but only single cores that control the access to memory. An implementation of this idea is called IPNoSys (Integrated Processing NoC System), which has an own programming model and a routing algorithm that guarantees the execution of all instructions in the packets, preventing situations of deadlock, livelock and starvation. This architecture provides mechanisms for input and output, interruption and operating system support. As proof of concept was developed a programming environment and a simulator for this architecture in SystemC, which allows configuration of various parameters and to obtain several results to evaluate it |
| URI: | https://repositorio.ufrn.br/jspui/handle/123456789/17948 |
| Aparece nas coleções: | PPGSC - Doutorado em Sistemas e Computação |
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