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Título: Exploração de espaço de projeto para geração de redes em chip de topologias irregulares otimizadas: a rede UTNoC
Título(s) alternativo(s): Design space exploration for optmized irregular topology networks on chip: the UTNoC
Autor(es): Mesquita, Jonathan Wanderley de
Palavras-chave: Redes em chip;Topologia irregular;Exploração de espaço de projeto
Data do documento: 8-Dez-2016
Citação: MESQUITA, Jonathan Wanderley de. Exploração de espaço de projeto para geração de redes em chip de topologias irregulares otimizadas: a rede UTNoC. 2016. 79f. Dissertação (Mestrado em Sistemas e Computação) - Centro de Ciências Exatas e da Terra, Universidade Federal do Rio Grande do Norte, Natal, 2016.
Resumo: During the design of multiprocessor architectures, the design space exploration step may be aided by tools that assist and accelerate this process. The project of architectures whose communications are based on Networks-on-Chip (NoCs), usually relies on regular topologies, disregarding a possible irregularity in the communication pattern between the interconnected elements. The present work proposes an irregular topology chip network, capable of having good performance (close to the performance of a network connected according to the application graph), through a communication process based on routing tables. The work proposes also a high-level exploration tool using Genetic Algorithm, able to find UTNoC networks with reduced number of connections, and assisting in the design decisions of these networks. The obtained Results show that it’s possible to obtain UTNoC networks with performances close to the performance of networks connected according to the graphs of their applications, and with a reduction in the number of connections of up to 54%, representing a significant reduction of area and energy consumption.
metadata.dc.description.resumo: Durante o projeto de arquiteturas multiprocessadas, a etapa de exploração do espaço de projeto pode ser auxiliada por ferramentas que aceleram o processo. O projeto de uma arquitetura com comunicação baseada em rede-em-chip, usualmente considera topologias regulares, e de caráter genérico, desconsiderando uma eventual irregularidade no padrão de comunicação entre os elementos interligados. Projetos heterogêneos necessitam de soluções de comunicação ad-hoc, onde a exploração manual do espaço de projeto se torna inviável, dada a sua complexidade. O presente trabalho propõe uma rede em chip de topologia irregular, capaz de ter bons desempenhos (próximo ao desempenho de uma rede conectada segundo o grafo da aplicação), por meio de um processo de comunicação baseado em tabelas de roteamento. Também, uma ferramenta de exploração em alto nível utilizando Algoritmo Genético, capaz de encontrar redes UTNoCs com número reduzido de conexões, e auxiliando em decisões de projetos destas redes. Resultados obtidos corroboram o trabalho, obtendo redes UTNoCs com desempenhos próximos aos de redes conectadas segundo os grafos de suas aplicações, e com redução no número de conexões de até 54%, representando uma redução significativa de área e consumo de energia.
URI: https://repositorio.ufrn.br/jspui/handle/123456789/22558
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