Use este identificador para citar ou linkar para este item: https://repositorio.ufrn.br/jspui/handle/123456789/26428
Título: Otimização de topologia irregular para aplicações tempo real e não tempo real em MP-SoCs baseadas em redes-em-chip
Título(s) alternativo(s): Optimization of irregular topology for real-time and no-real-time applications in MP-SoCs based on networks-on-chip
Autor(es): Oliveira, Samuel da Silva
Palavras-chave: Rede-em-chip;Topologia irregular;Exploração de espaço projeto;Exploração de espaço projeto
Data do documento: 7-Dez-2018
Referência: OLIVEIRA, Samuel da Silva. Otimização de topologia irregular para aplicações tempo real e não tempo real em MP-SoCs baseadas em redes-em-chip. 2018. 104f. Dissertação (Mestrado em Sistemas e Computação) - Centro de Ciências Exatas e da Terra, Universidade Federal do Rio Grande do Norte, Natal, 2018.
Abstract: With the evolution of multiprocessing architectures, Networks-on-Chip (NoCs) have become a viable solution for the communication subsystem. Since there are many possible architectural implementations, some use regular topologies, which are more common and easier to design. Others however, follow irregularities in the communication pattern, turning into irregular topologies. A good design space exploration can give us the configuration with better performance among all architectural possibilities. This work proposes a network with optimized irregular topology, where the communication is based on routing tables and a tool that seeks to perform this exploration through a Genetic Algorithm. The network proposed in this work presents heterogeneous routers (which can help with network optimization) and supports real-time and non real- time packets. The goal of this work is to find a network (or a set of networks), through the design space exploration, that has the best average latency and the highest percentage of packets that meet their deadlines.
Resumo: Com o avanço nas arquiteturas multiprocessadas as redes-em-chip se tornaram uma solução viável na etapa de comunicação das mesmas. Devido existirem vários tipos de arquiteturas de comunicação entre as redes-em-chip, algumas usam topologias regulares, que são mais comuns e fáceis de se projetar. Outras, no entanto preveem alguma irregularidade nos padrões de comunicação, assim utilizam topologias irregulares. Uma boa exploração de espaço de projeto pode levar a configurações mais otimizadas. Este trabalho propõe uma rede com topologia irregular otimizada, onde a comunicação é baseada em tabelas de roteamento e uma ferramenta que busca realizar essa exploração através de um Algoritmo Genético. A rede proposta nesse trabalho apresenta roteadores heterogêneos (que podem ajudar na otimização da rede) e oferece suporte a pacotes tempo real e não tempo real. O objetivo principal desse trabalho consiste na proposta de uma exploração de espaço de projeto que objetiva encontrar redes otimizadas para latência média, uma maior porcentagem de pacotes tempo real entregues dentro do prazo estipulado e um ganho em área, através da diminuição do número de roteadores.
URI: https://repositorio.ufrn.br/jspui/handle/123456789/26428
Aparece nas coleções:PPGSC - Mestrado em Sistemas e Computação

Arquivos associados a este item:
Arquivo Descrição TamanhoFormato 
SamuelDaSilvaOliveira_DISSERT.pdf4,63 MBAdobe PDFThumbnail
Visualizar/Abrir


Os itens no repositório estão protegidos por copyright, com todos os direitos reservados, salvo quando é indicado o contrário.