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Title: Proposta de implementação em hardware de rede neural profunda baseada em Stacked Sparse Autoencoder
Authors: Coutinho, Maria Gracielly Fernandes
Keywords: Aprendizagem profunda;Stacked Sparse Autoencoder;FPGA;Matriz sistólica
Issue Date: 17-Jan-2019
Citation: COUTINHO, Maria Gracielly Fernandes. Proposta de implementação em hardware de rede neural profunda baseada em Stacked Sparse Autoencoder. 2019. 70f. Dissertação (Mestrado em Engenharia Elétrica e de Computação) - Centro de Tecnologia, Universidade Federal do Rio Grande do Norte, Natal, 2019.
Portuguese Abstract: As técnicas de aprendizagem profunda (Deep Learning) aplicáveis a problemas de diversas áreas vêm ganhando grande destaque no âmbito da pesquisa mundial nos últimos anos. No entanto, os algoritmos com aprendizagem profunda possuem um custo computacional elevado, dificultando sua utilização em várias aplicações comerciais. Por outro lado, novas alternativas vêm sendo estudadas para acelerar algoritmos complexos, e entre elas, as baseadas em computação reconfigurável vêm apresentando resultados bastante significativos. Sendo assim, este trabalho tem como objetivo a implementação em hardware de uma rede neural para utilização de algoritmos com aprendizagem profunda. O hardware proposto foi desenvolvido em Field Programmable Gate Array (FPGA) e suporta Redes Neurais Profundas (Deep Neural Network - DNN) treinadas com a técnica Stacked Sparse Autoencoder (SSAE). Para permitir DNNs com muitas entradas e camadas no FPGA, foi utilizada a técnica de matriz sistólica (systolic array) em todo hardware desenvolvido. Os detalhes da arquitetura desenvolvida no FPGA são evidenciados, bem como, os dados de ocupação em hardware, o tempo de processamento e o consumo de potência para duas implementações distintas. Resultados mostram que as implementações conseguem atingir throughputs elevados, permitindo a utilização de técnicas de Deep Learning em problemas de dados massivos.
Abstract: The deep learning techniques have been gaining prominence in world research in the past years. However, the deep learning algorithms have high computational cost, making it hard to apply in several commercial applications. On the other hand, new alternatives have been studying to accelerate complex algorithms, among these, those based on reconfigurable hardware has been showing very significant results. Therefore, the objective of this work is the hardware implementation of a neural network for the use of algorithms with deep learning. The hardware was developed on Field Programmable Gate Array (FPGA) and supports Deep Neural Network (DNN) trained with the Stacked Sparse Autoencoder (SSAE) technique. In order to allow DNNs with many inputs and layers on the FPGA, the systolic array technique was used in all developed hardware. The details of the architecture designed on the FPGA were evidenced, as well as the occupation data on hardware, the processing time and the power consumption to two different implementations. The results show that both implementations achieve high throughputs allowing the use of Deep Learning techniques in massive data problems.
URI: https://repositorio.ufrn.br/jspui/handle/123456789/26677
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